簡化Xilinx 和Altera FPGA 調(diào)試過程 應(yīng)用指南

應(yīng)用指南
簡化 Xilinx 和 Altera FPGA 調(diào)試過程
全速調(diào)試FPGA設(shè)計
通過FPGAViewTM解決方案，如混合信號示波器(MSO)和邏輯分析儀，您可以在Xilinx和Altera FPGA內(nèi)部迅速
移動探點，而無需重新編譯設(shè)計方案。能夠把內(nèi)部FPGA信號活動與電路板級信號關(guān)聯(lián)起來，將直接決定您是如
期滿足時間表、還是錯失最佳產(chǎn)品開發(fā)周期。
引言 的大部分時間用在設(shè)計調(diào)試和驗證上。為幫助您完成設(shè)
計調(diào)試和驗證過程，您需要新的工具，當(dāng)設(shè)計在FPGA
隨著設(shè)計尺寸和設(shè)計復(fù)雜性不斷增長，使得基于現(xiàn)場可
上全速運行時，幫助您調(diào)試設(shè)計。
編程門陳列(FPGA)的系統(tǒng)設(shè)計驗證和驗證過程成為一
個關(guān)鍵部分。接入內(nèi)部信號有限、先進(jìn)的FPGA封裝和 本應(yīng)用指南重點介紹相關(guān)問題和技巧，在調(diào)試FPGA系
印刷電路板(PCB)的電氣噪聲，都會導(dǎo)致設(shè)計調(diào)試和驗 統(tǒng)時提高您的工作效率。
證成為設(shè)計周期中最困難的流程。您經(jīng)常會把設(shè)計周期
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應(yīng)用指南
設(shè)計階段 調(diào)試和驗證
階段
輸入
功能仿真
設(shè)計匯編器 綜合
FPGA
實現(xiàn) 靜態(tài)定時
分析
裝配
廠商特定
工具
布線
反向注釋 定時仿真
ILA,
SignalTap
下載到
在線驗證 動態(tài)FPGA探頭、
FPGA器件
邏輯分析儀和
混合信號示波器
圖1. FPGA設(shè)計流程圖。
FPGA設(shè)計過程概述 在設(shè)計階段，您需要預(yù)見到調(diào)試和檢驗階段，并規(guī)劃將
如何在線、快速調(diào)試FPGA。它應(yīng)引導(dǎo)您定義整體調(diào)試
在把FPGA系統(tǒng)帶到市場的過程中，有兩個不同的階
方法，幫助識別所需的測試和測量工具，并確定選擇的
段：設(shè)計階段和調(diào)試檢驗階段（參閱圖1）。設(shè)計階段的
調(diào)試方法對電路板設(shè)計帶來的影響。
主要任務(wù)是輸入、仿真和實現(xiàn)。調(diào)試和檢驗階段的主要
任務(wù)是驗證設(shè)計和校正發(fā)現(xiàn)的漏洞。
調(diào)試和檢驗階段
設(shè)計階段 在調(diào)試階段，必需找到仿真捕捉不到的棘手問題。能夠
及時快速地做到這一點是一個挑戰(zhàn)。
在這個階段不僅要找到設(shè)計，而且還要使用仿真工具開
始進(jìn)行調(diào)試。事實證明，正確使用仿真工具是找到和校 在本應(yīng)用指南中，我們將會考察如何選擇正確的FPGA
正許多設(shè)計錯誤非常有效的方法。然而，在調(diào)試FPGA 調(diào)試方法，在設(shè)計階段如何有效地規(guī)劃調(diào)試，以及如何
設(shè)計時，不應(yīng)該只依賴仿真工具，還有許多問題利用仿 利用新的方法，只使用少數(shù)FPGA針腳查看多個內(nèi)部
真是捕捉不到的。 FPGA信號。如果做法得當(dāng)，最困難的FPGA調(diào)試問題
也會迎刃而解。
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FPGA調(diào)試方法 針腳數(shù)與內(nèi)部資源的矛盾
在設(shè)計階段，最關(guān)健的是選擇使用哪種FPGA調(diào)試方 嵌入式邏輯分析儀核心通過現(xiàn)有的JTAG針腳接入，所
法。在理想情況下，您需要一種方法，它可以移植到所 以它們不使用額外的針腳。這意味著即使您的設(shè)計具有
有FPGA設(shè)計中，能夠洞察FPGA操作和系統(tǒng)操作，能 針腳限制，您仍可以使用這種方法。問題是您需要使用
夠找到和分析難題。 FPGA邏輯資源和存儲模塊，而這些資源和模塊本來是
可以用來實現(xiàn)設(shè)計的。此外，由于使用片內(nèi)內(nèi)存捕獲數(shù)
有兩種基本在線FPGA調(diào)試方法：使用嵌入式邏輯分析
據(jù)，因此其存儲深度一般相對較淺。
儀和使用外部邏輯分析儀，如混合信號示波器或邏輯分
析儀。選擇使用哪種方法取決于您的項目調(diào)試需要。 探測與運行模式的矛盾
嵌入式邏輯分析儀核心的探測比較簡單。它使用現(xiàn)有的
嵌入式邏輯分析儀核心
JTAG針腳，因此不必?fù)?dān)心如何把外部邏輯分析儀連接
主要FPGA 廠商都提供嵌入式邏輯分析儀內(nèi)核，如
到系統(tǒng)上。問題是可以使用嵌入式邏輯分析儀觀察
Altera的SignalTap? II和Xilinx的ChipScopeTM ILA。
FPGA操作，但沒有一種方式，把這些信息與電路板級
這些知識產(chǎn)權(quán)模塊插入FPGA設(shè)計中，同時提供觸發(fā)功
或系統(tǒng)級信息關(guān)聯(lián)起來。把FPGA內(nèi)部的信號與FPGA
能和存儲功能。FPGA邏輯資源用來實現(xiàn)觸發(fā)電路，
外部的信號關(guān)聯(lián)起來，通常對解決最棘手的調(diào)試挑戰(zhàn)至
FPGA存儲模塊則用來實現(xiàn)存儲功能。JTAG用來配置
關(guān)重要。
核心操作，另外用來把捕捉到的數(shù)據(jù)傳輸?shù)絇C上，以
便進(jìn)行查看。 成本與靈活性的矛盾
由于嵌入式邏輯分析儀使用內(nèi)部FPGA資源，它們通常 大多數(shù)FPGA廠商會以低于全功能外部邏輯分析儀的價
會與能夠更好地吸收核心開銷的大型FPGA一起使用。 格，向市場提供嵌入式邏輯分析儀內(nèi)核。盡管您希望獲
在一般情況下，核心占用的資源最好不要高于可用的 得全功能分析儀的功能，但相比之下，嵌入式邏輯分析
FPGA資源的5%。 儀核心提供的功能要比全功能分析儀要少，而您通常需
要這些功能，捕獲和分析棘手的調(diào)試挑戰(zhàn)。例如，嵌入
與其它調(diào)式方法一樣，您還應(yīng)該知道一些矛盾：
式邏輯分析儀只能在狀態(tài)模式下進(jìn)行操作，它們捕捉與
FPGA設(shè)計中存在的指定時鐘同步的數(shù)據(jù)，因此不能提
供精確的信號定時關(guān)系。
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應(yīng)用指南
外部測試設(shè)備 的技術(shù)是在您的電路板上增加一個調(diào)試連接器，這樣就
由于嵌入式邏輯分析儀方法的局限性，許多設(shè)計人員采 可以輕松地把FPGA信號與系統(tǒng)內(nèi)的其它信號關(guān)聯(lián)起
用另外一種方法，把FPGA的靈活性與外部混合信號示 來。
波器（如MSO4000系列）或邏輯分析儀（如TLA系列）
成本與靈活性的矛盾
的功能結(jié)合起來。
盡管外部測試設(shè)備的購置成本要高于嵌入式邏輯分析
在這種方法中，感興趣的內(nèi)部信號被路由到FPGA沒有 儀，但使用外部測試設(shè)備可以解決很多問題。MSO或

內(nèi)容描述： 本應(yīng)用指南詳細(xì)闡述了針對Xilinx和Altera Field-Programmable Gate Array (FPGA) 設(shè)備進(jìn)行調(diào)試的簡化步驟與方法。作為針對這兩種業(yè)界主流 FPGA 制造商的產(chǎn)品，它旨在幫助用戶更有效地管理和優(yōu)化設(shè)計流程，包括但不限于配置開發(fā)環(huán)境、設(shè)置調(diào)試工具（如ModelSim, ISE/ Vivado for Xilinx 或 Quartus Prime for Altera），編寫并加載測試benchmarks，執(zhí)行邏輯驗證、時序分析以及硬件交互等關(guān)鍵環(huán)節(jié)。 通過逐步指導(dǎo)用戶在各階段采用最佳實踐，從原理圖設(shè)計、編程到功能驗證，該指南強調(diào)了調(diào)試過程中應(yīng)注意的關(guān)鍵參數(shù)調(diào)整、故障排查策略以及性能優(yōu)化措施。無論是對初學(xué)者還是經(jīng)驗豐富的工程師而言，此指南都能提供一個清晰且實用的操作路徑，以確保復(fù)雜FPGA項目的高效調(diào)試與穩(wěn)定運行。